华为今日发布了半导体“韬（τ）定律”概念。在2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波发表了题为《半导体新路径探索与实践》的主旨演讲，正式提出了这一新原则。这是中国在全球半导体领域首次提出指导产业发展的新原则。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
何庭波署名的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中国科学院科技论文预发布平台，详细介绍了“韬（τ）定律”。该定律是自登纳德缩放定律以来，首个在整个计算栈建立统一优化目标的缩放原理。它不再将晶体管面积作为技术进步的核心衡量指标，而是采用单一特征时间常数τ作为统一优化目标，覆盖从单个开关晶体管到数据中心工作负载、跨越十二个数量级的整个计算体系。
配资炒股论文展示了两个量产级别的验证案例：在移动SoC方面，逻辑折叠技术在相同器件节点下实现了晶体管密度55%的阶跃式提升及41%的能效增益；在AI系统方面，具备内存语义统一总线架构、近封装 Hi-ONE光学I/O以及edge-to-surface 3D折叠技术共同构成的协同设计技术栈，预计到2035年将实现超过100倍的硬件集成度增长。
元股证券:ygzq.hk未来十年，逻辑折叠技术预计将从局部关键路径折叠演进为全面、多层级的折叠架构，在单个封装内集成三层、四层甚至更多有源层堆叠。这一演进将依赖于低温混合键合技术和TSV落点下移两大技术支撑。预计2026-2035年，晶体管密度将提升至接近或超过每平方毫米4亿个晶体管（400 MTr/mm²），并显著提升麒麟芯片CPU核心频率，为迈向4 GHz甚至更高频率铺平道路。
论文指出，3D堆叠的发展将是必然。扇出困境将导致2.5D扇出型封装扩展能力受阻，而3D堆叠则将解决这一问题，使封装变成垂直集成堆栈，内存、互连网络、供电与逻辑电路都能同步扩展。大约在2030年以前，昇腾超节点产品线仍将依赖一系列成熟技术组合，包括Chiplet、2.5D扇出和基于微凸点及标准间距混合键合的3D堆叠。2030年左右，昇腾990将首次把逻辑折叠技术引入AI加速器领域；此后，3D堆叠将成为2035年前α的主要承载方式，预计硬件集成度将提升超过100倍。
昆山戏曲百戏博物馆外景。以上图片均为昆山市融媒体中心提供
论文还提出，在每颗AI芯片400 Gb/s的带宽水平下，铜缆互连仍然是成熟、可靠且易于实现的方案。但当单芯片带宽提升至数 Tb/s 级别时，铜互连在物理层面将难以为继。为此，华为开发了高密度光互连节点引擎（Hi-ONE），每个模块提供8 Tb/s带宽，并通过单条光链路实现与AI芯片UB带宽相匹配的传输能力。这将使面向分布式、吉瓦级数据中心的高密度互连在物理上真正具备可实现性。
何庭波在论文中强调，未来资金应当重视τ开放式基金配资开户，而不是仅仅追随制程工艺节点。竞争优势不再单纯依赖最先进光刻工艺，封装技术、内存带宽和互联架构设计如今也和先进制程节点同样重要。
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